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基于可编程逻辑的DVB-ASI解决方案提高广播应用的集成度

发布时间:2019-07-10 06:40 来源:未知 编辑:admin

  ),压缩数据使用异步串行接口(ASI)。在视频设备中,主要采用移动图像和电视工程师联盟(SMPTE)定义的SDI来传送视频和

  视频设备能够支持标准清晰度(SD)数字视频格式、高清晰度(HD)数字视频格式,或者同时支持。SD视频传输的SDI速率为270Mbps, 360 Mbps或者540 Mbps,而HD视频传输的SDI速率为1.485 Gbps或者1.485/1.001 Gbps。HD提供高质量的视频,代表了今后数字视频广播的发展方向。随着HD视频需求的增长,要求硬件能够处理HD技术所需的大数据吞吐量。

  在数字视频传送环境中,数据传送的主要方式是ASI的270 Mbps单节目传送流(SPTS)或者多节目传送流(MPTS),这些方式由数字视频广播(DVB)协会定义。

  广播设备开发人员通常使用ASSP来实现SDI和DVB-ASI功能,也可以利用可编程逻辑器件(PLD),使用PLD中的逻辑和其它嵌入式资源构建所需的各种数字功能,来实现这些接口。通过使用PLD(而不是ASSP),可以显著降低总成本。某些情况下,在每ASI通道或者每SDI端口的基础上,PLD不到ASSP成本的1/10。

  要达到SDI和DVB-ASI需要的270Mbps数据速率,可编程解决方案需要提供以下功能:

  对于HD-SDI数据速率,需要采用支持嵌入式SERDES技术、时钟数据恢复,并集成了高速收发器通道的PLD,例如Altera的Stratix GX系列FPGA。

  图1所示为Altera可编程逻辑中实现SD-SDI和HD-SDI功能所需的构成单元。SD-SDI解决方案在逻辑单元(LE)中利用过采样技术来恢复数据。FPGA中的基本构建模块LE在SERDES模块中表示为“软逻辑”。在HD-SDI解决方案中,嵌入式SERDES和CDR电路完成时钟和数据恢复功能。

  HD-SDI方案中的其它功能包括发射机侧的线编号插入和循环冗余校验(CRC)计算,以及接收机侧的线编号提取和循环冗余校验。

  可以采用FPGA来实现DVB-ASI所需的数据速率,FPGA为ASI接收机和发射机提供LVDS I/O,并为接收机和发射机输入基准时钟提供PLL。Altera的Cyclone、Stratix和Stratix GX系列FPGA具备这些功能。图2所示为在FPGA中实现DVB-ASI所需的构成单元,包括发射机和接收机耦合的回环通道,以及用于内置测试操作的伪随机二进制序列(PRBS)校验器和PRBS产生器。

  ASI发射机含有一个8位/10位编码器和一个串化器,编码器将8位宽的字转换为10位,串化器将10位并行字转换为串行数据,采用一个10位移位寄存器实现该功能,以字速率从编码器输入,以LVDS输出缓冲比特率输出。27MHz基准时钟乘以10的PLL提供比特率时钟,支持抖动受控ASI传输串化。ASI发射机构成单元如图4所示。

  一般情况下,采用FPGA实现一个ASI通道需要的LE数量少于1,000。Cyclone II FPGA每通道成本低于1美元比现有ASSP方案低得多。

  一个10位SD-SDI全双工端口在Altera FPGA中只需要400个LE。对于Cyclone II FPGA中的10位SD-SDI数据,其每端口成本也远远低于现有的ASSP方案。对于20位HD-SDI数据,收发器通道逻辑大约需要1,000个LE,在Stratix GX器件中实现这些逻辑时,每端口成本等于甚至低于ASSP的每端口成本。当考虑到可编程逻辑的其它集成性能时, Stratix GX方案的优势更加突出。

  在典型应用中,DVB-ASI和SDI只是广播设备全部功能的一部分。例如,DVB-ASI通常用于广播数据转发系统,需要进行视频复用、压缩、调制和解调、时隙复用、编解码等信号处理。这些操作需要前向纠错(FEC)、滤波、间插、正交振幅调制(QAM)映射、Viterbi和Reed-Solomon解码等数字信号处理功能。这些功能可以利用FPGA中的资源来实现,包括LE、Cyclone II器件中的乘法器,以及Stratix器件中的DSP模块。

  通过将这些功能集成到几个器件中,基于FPGA的解决方案进一步降低了开发成本,节省了电路板空间,降低了系统复杂性。FPGA所具有的灵活性使开发人员能够定制实现设计中每一单元之间的接口,在最短的时间内加入各种功能,突出设计质量。设计人员还可以得到与单个可编程器件相同的ASI通道或者SDI端口数,而采用ASSP就必须使用多个分立器件。

  抖动产生器——器件或者系统产生一个串行数字信号(在这种情况下是HD-SDI),它含有某一振幅和频率的正弦抖动。产生的抖动也可以是非正弦的。

  接收抖动容限——当应用于器件或者系统输入时,正弦抖动的峰-峰值振幅会导致性能劣化。

  DVB-ASI标准并没有针对抖动容限提供任何规范,但可以采用下面的抖动参数用于评估Altera的DVB-ASI参考设计:

  Cyclone视频演示板和Stratix GX串行视频演示说明板可以演示这些参考设计。

  与ASSP相比,Altera的DVB-ASI和SDI可编程逻辑解决方案能够显著降低广播设备的开发成本。将DVB-ASI和SDI功能集成到少量器件中,进一步降低了成本、节省了电路板空间,降低了复杂性。

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  BCM8727 双通道10-GbE SFI-to-XAUI™带EDC的收发器

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  完全集成的八通道千兆位收发器,支持节能以太网和交易; (EEE),同步以太网和IEEE 1588v2。 MDI双绞线BASE-T以太网收发器或8个QSGMII组成到光纤(100BASE-FX,1000BASE-X或SGMII-Slave)接口。在铜缆模式下,PHY执行10BASE-T,100BASE-TX,1000BASE-T和标准5类UTP电缆的所有物理层功能。在QSGMII到光纤模式下,PHY执行100BASE-FX,1000BASE-X和SGMII-Slave的所有物理层功能。有关文档和支持,请访问Broadcom社区 功能 QSGMII界面 支持符合IEEE 802.3标准的铜线BASE-T 支持这些光纤线BASE-FX,SGMII-Slave 符合IEEE 802.3az标准(能源高效以太网):支持本地EEE MAC;使用AutogrEEEn®支持不推荐用于新设计的非EEE MAC;模式 SyncE,IEEE 1588v2 PTP和ITU-T Y.1731延迟测量支持...

  BCM54282 Octal-Port QSGMII铜缆千兆/ IEEE1588v2以太网收发器

  完全集成的八通道千兆位收发器,支持节能以太网和交易; (EEE),同步以太网和IEEE 1588v2。 MDI双绞线BASE-T以太网收发器组成。在铜缆模式下,PHY执行10BASE-T,100BASE-TX,1000BASE-T和标准5类UTP电缆的所有物理层功能。 BCM54282旨在符合QSGMII行业标准。有关文档和支持,请访问Broadcom社区 功能 QSGMII界面 支持符合IEEE 802.3标准的铜线BASE-T IEEE 802.3az兼容(节能以太网):支持本机EEE MAC;使用AutogrEEEn®支持不推荐用于新设计的非EEE MAC;模式 SyncE,IEEE 1588v2 PTP和ITU-T Y.1731延迟测量支持...

  BCM54240 四端口SGMII铜缆/光纤千兆/ IEEE1588v2以太网收发器

  完全集成的四千兆位收发器,支持节能以太网和交易; (EEE),同步以太网和IEEE 1588v2。 MDI双绞线BASE-T以太网收发器或四个SGMII到光纤( 100BASE-FX,1000BASE-X或SGMII-Slave接口。在铜缆模式下,PHY执行10BASE-T,100BASE-TX,1000BASE-T和标准5类UTP电缆的所有物理层功能。当处于SGMII到光纤模式时,PHY执行100BASEFX,1000BASE-X和SGMII-Slave的所有PHY功能。 功能 SGMII接口 支持符合IEEE 802.3标准的铜线BASE-T 支持以下光纤线BASE -FX,SGMII-Slave 集成双绞线az兼容(节能以太网):支持本机EEE MAC,支持不推荐用于新设计非EEE MAC使用AutogrEEEn®模式 SyncE,IEEE 1588v2 PTP和ITU-T Y.1731延迟测量支持...

  BCM54280 八端口SGMII铜缆千兆/ IEEE1588v2以太网收发器

  完全集成的八通道千兆位收发器,支持节能以太网和交易; (EEE),同步以太网和IEEE 1588v2。 MDI双绞线BASE-T以太网收发器组成。在铜缆模式下,PHY执行10BASE-T,100BASE-TX,1000BASE-T和标准5类UTP电缆的所有物理层功能。 BCM54280的设计符合SGMII行业标准。 功能 SGMII接口 支持符合IEEE 802.3标准的铜线BASE-T IEEE 802.3az兼容(节能以太网):支持本机EEE MAC;使用AutogrEEEn®支持不推荐用于新设计的非EEE MAC; mod SyncE,IEEE 1588v2 PTP和ITU-T Y.1731延迟测量支持...

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